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1、基于物理綜合的后端設計流程作者：杜德臣殷烽華2003/5/20一.傳統(tǒng)綜合工具面臨的挑戰(zhàn)1.計算timing的方法-以designcompiler為代表的傳統(tǒng)綜合工具，都是基于wireloadmodel的方式來計算timing。根據(jù)每個節(jié)點的fanout及負載單元的類型計算出一個加權的電容值作為該節(jié)點的電容，從而算出路徑上每個cell的delay-不關心net上的電阻、電容效應帶來的額外延時不關心cell的placement情況，不考慮電路的congestion情況可能造成的影響continue2.這種方法對電路帶來的

2、影響-timing計算不夠精確,無法預知路徑上net造成的delay，綜合的結果不能足夠近似與最后的結果，report出的結果不夠可信。-算法上的不足造成電路上的缺陷，后端P&R非常困難，timingclosure有很大挑戰(zhàn)，即使經過多輪循環(huán)也難以得到預期的結果。二.物理綜合的改進方案1.-在進行電路綜合的同時，進行cellplace，并同時調整cellplacement和電路結構來優(yōu)化電路。-根據(jù)cellplacement的信息同時估算net的物理信息和電路的congestion情況。-根據(jù)cell和net的物理信息

3、計算實際的負載電容，從而算出路徑上的celldelaycontinue2.優(yōu)點-用比較接近真實的物理信息計算timing，綜合后的電路接近最優(yōu)，綜合的report能比較真實的反映電路的狀態(tài)-綜合的時候可以兼顧電路的congestion情況，可以調整電路結構和placement在timing和congestion之間尋求折中，達到最優(yōu)點三.Physicalcompiler簡單使用方法1.基于tcl腳本，與DC不同2.配置文件：.synopsys_dc.setup3.啟動命令：psyn_shell4.使用文件：-synth

4、esislibrary（*.db）-physicallibrary（*.pdb）-netlist（designcompiler生成）-floorplaninformation（SE生成）-designconstraints四.設計流程概述RTLSynthesis(DC)Floorplan(SE)CellPlacement(PC)CTGEN&Routing(SE)RCextraction(HyperExtract)Verification(backannotation)STA(PT)DRC&LVS(Dracula)Tap

5、eoutDC:DesignCompilerPC:PhysicalCompilerSE:SiliconEnsemblePT:PrimeTimeDRC:DesignRuleCheckLVS:LayoutVersusSchematicSTA:StaticTimingAnalysis4.1文件轉換1.Physicallibrary標準pdb文件一般library中有提供，但若設計中包含hardIP，pdb文件需重新制作工具：lif2pliblef2plib–lefstdcell.lef–lefip.lef–liblibname

6、–outputfilename4.1continue2.def2pdefFloorplan的信息保存在*.def文件中，雖然def也可以被physicalcompiler讀入，但可能存在一些格式上的問題，多次經驗證明讀入pdef是沒有問題的。def2pdef–pdb*.pdb–def*.def–output*.pdefNote：def中specialnet段要保存好，以后還會用到4.1continue2.db2def5physicalcompiler的結果保存在db中，需要轉換成后端工具可以讀入的文件格式。db2def

7、5*.db–topdesigntop_module-pdb*.pdb–searchstdcell_db_path–def*.defNote：（1）將生成的def文件中specialnet段（該def不完整）用先前保存的替換，并檢查是否還有specialnet部分落入def的其他地方，如有則刪掉（2）仔細檢查PIN段，看是否有pin的信息丟失，如有必要，調整pin的坐標4.1continueGCF文件綜合中的designconstraints需要轉換成布線工具可以讀入的文件格式*.gcf轉換是用pearl完成的，需要一個

8、簡單的腳本Note：designconstraints需要兩個版本designcompiler版本用來做簡單的綜合和GCFtcl版本用來做physicalcompiler4.2設計流程演示4.2.1FloorPlan所需文件：netlist(DC給出）LEF(庫提供）工具：SE內容：（1）設定chip的利用率、長寬比。（2）設計p