《嵌入式開(kāi)發(fā)工具QuartusII課件.ppt》由會(huì)員上傳分享，免費(fèi)在線(xiàn)閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫(kù)。

1、教學(xué)課時(shí)：2學(xué)時(shí)教學(xué)內(nèi)容：1、Quartus軟件的原理圖和文本輸入演示2、Quartus軟件的文本輸入演示（1學(xué)時(shí)）3、實(shí)例演示（1學(xué)時(shí)）第四講嵌入式開(kāi)發(fā)工具QuartusII第四講嵌入式開(kāi)發(fā)工具QuartusII1.QuartusII的特性2.QuartusII設(shè)計(jì)流程3.QuartusII的主界面4.新建一個(gè)設(shè)計(jì)工程5.編譯與仿真工具6.編程和配置1.　QuartusII的特性QuartusII開(kāi)發(fā)工具提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的數(shù)字邏輯設(shè)計(jì)環(huán)境，以及SOPC設(shè)計(jì)的嵌入式系統(tǒng)開(kāi)發(fā)平臺(tái)。其主要特性如以下：可利用原理圖、結(jié)構(gòu)圖、VerilogHDL、VHDL和AHDL硬件描述語(yǔ)言完成邏輯

2、電路的描述和編輯，以及芯片（電路）平面布局連線(xiàn)的編輯；功能強(qiáng)大的邏輯綜合工具，提供了RTL查看器(原理圖視圖和層次結(jié)構(gòu)列表);完備的電路功能仿真與時(shí)序邏輯仿真工具；具有定時(shí)/時(shí)序分析與關(guān)鍵路徑的延時(shí)分析；LogicLockTM增量設(shè)計(jì)方法，在漸進(jìn)式編譯流程中，設(shè)計(jì)者可建立并優(yōu)化設(shè)計(jì)系統(tǒng)，然后添加對(duì)原始系統(tǒng)性能影響較小或沒(méi)有影響的后續(xù)模塊?？墒褂肧ignalTapⅡ邏輯分析工具進(jìn)行嵌入式的邏輯分析；支持軟件源文件的添加、創(chuàng)建，將它們鏈接起來(lái)生成編程文件；自動(dòng)定位編譯錯(cuò)誤，提供高效的器件編程與驗(yàn)證工具；引入了功率分析和優(yōu)化套件PowerPlay技術(shù)，可詳細(xì)估算靜態(tài)和動(dòng)態(tài)功率。新的實(shí)施和時(shí)序分析功

3、能：分析控制時(shí)鐘斜移和數(shù)據(jù)斜移；SOPCBuilder多時(shí)鐘域支持；RTL-to-Gates形式驗(yàn)證;2.QuartusII設(shè)計(jì)流程QuartusII提供了完全集成設(shè)計(jì)環(huán)境，擁有CPLD/FPGA各個(gè)開(kāi)發(fā)階段對(duì)應(yīng)的開(kāi)發(fā)工具;QuartusII開(kāi)發(fā)工具為設(shè)計(jì)流程的每個(gè)階段提供QuartusII圖形用戶(hù)界面、EDA工具界面以及命令行界面;可以在整個(gè)流程中只使用這些界面中的一個(gè)，也可以在設(shè)計(jì)流程的不同階段使用不同界面。設(shè)計(jì)輸入DesignEntry綜合Synthesis布局布線(xiàn)Place&Route時(shí)序分析TimingAnalysis編程和配置Programming&Configuration模塊

4、設(shè)計(jì)、系統(tǒng)級(jí)設(shè)計(jì)軟件開(kāi)發(fā)功耗分析PowerAnalysis調(diào)試Debugging時(shí)序逼近TimingClosure工程更改管理EngineeringChangeManagement仿真SimulationQuartusII設(shè)計(jì)流程設(shè)計(jì)輸入QuartusII提供了多種設(shè)計(jì)輸入方法，來(lái)描述數(shù)字系統(tǒng)的硬件邏輯關(guān)系。比Max+PlusII更為出色。其設(shè)計(jì)輸入方法如下：①文本編輯器能利用硬件描述語(yǔ)言完成設(shè)計(jì)文件的編寫(xiě)、修改和保存。②塊與圖形編輯器用于查看和編輯代表宏功能、宏功能模塊、基本單元或設(shè)計(jì)文件的預(yù)定義符號(hào)，以及原理圖的編輯;?(.gdf或.bdf)③MegaWizard插件管理器提供了許多Al

5、tera公司的宏功能模塊，可以在設(shè)計(jì)文件中利用MegaWizard插件管理器將功能強(qiáng)大的宏功能模塊插入到設(shè)計(jì)中。④約束編輯器可為設(shè)計(jì)指定初始約束條件，如引腳分配、器件選項(xiàng)、邏輯選項(xiàng)和時(shí)序等約束條件。⑤布局圖工具可以查看上一次編譯后執(zhí)行的資源分配和布線(xiàn)結(jié)果。綜合綜合是將HDL語(yǔ)言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門(mén)、RAM、觸發(fā)器等基本邏輯單元組成的邏輯鏈接（網(wǎng)表），并根據(jù)目標(biāo)和要求優(yōu)化所生成的邏輯鏈接，輸出.edf或.vqm等標(biāo)準(zhǔn)格式的網(wǎng)表文件，供布局布線(xiàn)器進(jìn)行實(shí)現(xiàn)。QuartusII提供了如下綜合工具：①分析和綜合器，該工具調(diào)用QuartusII的內(nèi)置綜合器，支持最新版本的Verilog

6、和VHDL語(yǔ)言，并最終生成EDIF網(wǎng)表文件(.edf)和VQM文件(.vqm)。②QuartusII在設(shè)計(jì)綜合期間提供了輔助工具，用于檢查設(shè)計(jì)的可靠性。③RTL查看器為設(shè)計(jì)者提供了整體設(shè)計(jì)的門(mén)級(jí)原理圖和層次結(jié)構(gòu)列表，并列出了整體設(shè)計(jì)的網(wǎng)表布局布線(xiàn)布局布線(xiàn)是將設(shè)計(jì)綜合后的網(wǎng)表文件映射到實(shí)體器的過(guò)程。該過(guò)程包括：將設(shè)計(jì)工程的邏輯和時(shí)序要求與器件的可用資源相匹配；將每個(gè)邏輯功能分配給最好的邏輯單元位置，進(jìn)行布線(xiàn)和時(shí)序分析；選擇相應(yīng)的互連路徑和引腳分配。QuartusII提供了如下布局布線(xiàn)工具：①適配（Fitter）工具，如果設(shè)計(jì)者利用約束編輯器指定了約束條件，那么Fitter工具試圖將設(shè)計(jì)約束與器

7、件上的資源相匹配，并努力滿(mǎn)足約束條件，然后試圖優(yōu)化設(shè)計(jì)中的其余邏輯。如果沒(méi)有指定了約束條件，那么Fitter工具將自動(dòng)優(yōu)化設(shè)計(jì)。②約束編輯器和布局圖工具。③芯片編輯器可以顯示芯片內(nèi)部完整的布線(xiàn)信息，顯示每個(gè)器件資源之間的所有可能和使用的布線(xiàn)路徑。④增量布局連線(xiàn)工具可避免運(yùn)行全編譯。QuartusII增量布局連線(xiàn)工具將盡量保留以前編譯的布局連線(xiàn)結(jié)果，以較快速度完成對(duì)設(shè)計(jì)做了修改部分的布局布線(xiàn)。⑤反標(biāo)保留分配設(shè)置