《《eda技術(shù)與應(yīng)用》a卷及答案》由會員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫。

1、汕頭大學(xué)成人教育學(xué)院二0一0年春季學(xué)期期末考試試卷試卷編號：A卷閉卷課程名稱：《EDA技術(shù)與應(yīng)用》班級專業(yè)：姓名：學(xué)號:一、填空題（20分,每小題1分）1.VHDL的中文名稱是__超高速集成電路硬件描述語言_____________。2.用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的目標(biāo)是最終完成asic________的設(shè)計與實(shí)現(xiàn)。3.可編程器件分為fpga__和_cpld______。4.標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型常用的數(shù)值有_1__、__0_、_z__等。5.在VHDL語言中可以使用的數(shù)據(jù)類型有：_位____、__標(biāo)準(zhǔn)邏輯位__________、___布爾_____。6.完

2、整的條件語句將產(chǎn)生_組合_______電路，不完整的條件語句將產(chǎn)生__時序______電路。7.信號的賦值符號為<=___變量的賦值符號為=___。8.隨著EDA技術(shù)的不斷完善與成熟，___自頂向下______的設(shè)計方法更多的被應(yīng)用于VHDL設(shè)計當(dāng)中。9.EDA設(shè)計過程中的仿真有三種，它們是___行為_____仿真、_邏輯______仿真和__時序____仿真。10.目前國際上較大的PLD器件制造公司有__altera________和___xilinx______公司。二、簡答題（20分,每小題4分）1、與HDL文本輸入法相比較，原理圖輸入法有何優(yōu)點(diǎn)？7

3、2、寫出結(jié)構(gòu)體的一般語言格式并說明其作用3、信號和變量的區(qū)別？4、寫出PROCESS語句結(jié)構(gòu)的一般表達(dá)格式。5、寫出五種以上的VHDL的預(yù)定義數(shù)據(jù)類型。三、程序注解（20分,每空1分）libraryieee;__________useieee.std_logic_1164.all;_____________ENTITYaa1is__________port(a,b,s:inbit;_______________________________7endaa1;___________________________architectureoneofaa1is_

4、________y<=awhens='0'elseb;____________________endone;_____________________________________邏輯功能：____________________________signals1:bit;_________________________begin________________________________process(clk，d)_______________________beginif(clk=‘1’)_____________________________

5、then______________________________________s1<=d;________________________________endif;_________________________________q<=s1;_____________________________endprocess;___________________________endbo;__________________________邏輯功能：__________________四、VHDL語言編程題（1、2小題10分，3小題20分）1、編寫一個

6、D觸發(fā)器的硬件描述語言程序，要求實(shí)現(xiàn)上升沿觸發(fā)。72．設(shè)計一個帶有復(fù)位控制端和時鐘使能控制端的10進(jìn)制計數(shù)器。3、下圖是4選1多路選擇器，試分別用IF_THEN語句或CASE語句的表達(dá)方式寫出此電路的VHDL程序。選擇控制的信號s1和s0的數(shù)據(jù)類型為STD_LOGIC_VECTOR；當(dāng)s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0'和s1='1'，s0='1'分別執(zhí)行y<=a、y<=b、y<=c、y<=d。7《EDA技術(shù)與應(yīng)用》A卷答案：一、填空題（20分,每小題1分）1、超高速集成電路硬件描述語言2、ASIC3、FPGA

7、和CPLD。4、‘1’、‘0’、‘z’5、位、標(biāo)準(zhǔn)邏輯位、布爾。6、組合，時序7、<==。8、自頂向下9、行為、邏輯和時序10、Altera和Xilinx二、簡答題（20分,每小題4分）1、與HDL文本輸入法相比較，原理圖輸入法有何優(yōu)點(diǎn)？①設(shè)計者不需增加新的相關(guān)知識，如HDL等。②輸入方法與用protel作圖相似，設(shè)計過程形象直觀，適合初學(xué)者入門。③對于較小的電路模型，其結(jié)構(gòu)與實(shí)際電路十分接近，設(shè)計者易于把握電路全局（適合設(shè)計小型數(shù)字電路）。④設(shè)計方式接近于底層電路布局，因此易于控制邏輯資源的耗用，節(jié)省面積。2、寫出結(jié)構(gòu)體的一般語言格式并說明其作用ARCH

8、ITECTURE結(jié)構(gòu)體名OF實(shí)體名IS[說明語句]BEGIN[功能