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    我的verilog學(xué)習(xí)筆記1

    我的verilog學(xué)習(xí)筆記1

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    頁數(shù):27頁

    時間:2018-07-24

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    資源描述:

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    1、Verilog學(xué)習(xí)筆記1.我的第一個verilog程序:三態(tài)門modulethree_status_device(in,out,oe);inputin,oe;outputout;assignout=(oe)?in:1'bz;endmodule其中oe為輸出有效端,當(dāng)oe置高則輸入能順利通過,否則輸出高阻態(tài)。查看TechnologySchematic后可知three_status_device模塊使用的FPGA內(nèi)部資源:分別是輸入緩沖器IBUF,非門INV和三態(tài)緩沖器OBUFT。我們還可以通過ViewSynthesisReport來觀察到底使用了多少資源:我們可以看出所

    2、選的芯片類型為V5系列的fx100,SPEED等級為-2,使用了1個查找表,1個FlipFlop觸發(fā)器和3個IO口。由于模塊比較簡單,我們直接進入后仿真階段;最后,我們可以通過中的ViewHDLInstantiationTemplate看到生成的HDL模板供我們調(diào)用實例:three_status_deviceinstance_name(.in(in),.out(out),.oe(oe));小結(jié):通過設(shè)計三態(tài)門,熟悉了verilog開發(fā)的主要流程和ise中的常用工具。反思:對于高阻態(tài),一般FPGA內(nèi)部是不支持判斷的?,F(xiàn)在有些比較新的FPGA內(nèi)部已經(jīng)帶有BUFT三態(tài)門讓用

    3、戶直接調(diào)用(在IOB中),而對于市面上常用的FPGA則無法做到,因為內(nèi)部并沒有BUFT三態(tài)門,所以就需要用到slice資源中的MUX復(fù)用器,用MUX除了多占用LC/LE的資源以外,受控信號(如數(shù)據(jù)總線等)會隨著驅(qū)動源的增加而使延時加大。也有說法是使用RAM或ROM的總線結(jié)構(gòu)提供高阻態(tài)的輸出。在FPGA開發(fā)時,一般將不用的IO口設(shè)置為三態(tài)狀態(tài),如果IO口較多的時候既占用連線資源也占用slice資源,對系統(tǒng)產(chǎn)生延遲。2.組合邏輯:有毛刺怎么辦?引用《數(shù)字電路基礎(chǔ)》的描述,當(dāng)一個邏輯門的兩個輸入端的信號同時向相反方向變化,而變化的時間有差異的現(xiàn)象,稱為競爭。由競爭而可能產(chǎn)生

    4、的輸出干擾脈沖的現(xiàn)象就叫做冒險,也就是通俗上說的毛刺。書上還給出了常用的消除競爭冒險的方法:消除互補相乘項:通過人為優(yōu)化邏輯表達式,消去同一信號的同反相同時存在項,降低競爭的發(fā)生幾率。增加乘積項避免互補項相加:若組合邏輯表達式中,在某些信號取一定值的情況下,表達式可化為一個信號的同反相同時相乘或相加時,則需要人為加入相乘項以確保此時輸出狀態(tài)的穩(wěn)定。那么在verilog如何實現(xiàn)消除毛刺呢?信號在fpga器件中通過邏輯單元連線時,一定存在延時。延時的大小不僅和連線的長短和邏輯單元的數(shù)目有關(guān),而且也和器件的制造工藝、工作環(huán)境等有關(guān)。因此,信號在器件中傳輸?shù)臅r候,所需要的時間

    5、是不能精確估計的,當(dāng)多路信號同時發(fā)生跳變的瞬間,就產(chǎn)生了“競爭冒險”。這時,往往會出現(xiàn)一些不正確的尖峰信號,這些尖峰信號就是“毛刺”。另外,由于fpga以及其它的cpld器件內(nèi)部的分布電容和電感對電路中的毛刺基本沒有什么過濾作用,因此這些毛刺信號就會被“保留”并傳遞到后一級,從而使得毛刺問題更加突出。盡管毛刺持續(xù)時間很短,但在高速電路中,這樣的毛刺足以使后一級電路產(chǎn)生“誤動作”。要消除毛刺,我們先要了解FPGA內(nèi)部毛刺的具體特點:由于布線延遲,和器件延遲,取決于FPGA內(nèi)部結(jié)構(gòu),這個涉及到約束問題,http://www.eefocus.com/shineboy1985

    6、0420/blog/09-10/178252_efbd3.html,由于接觸不多,不在此進行討論。通過閱讀資料,可以知道大多數(shù)毛刺都比較短(大概幾個納秒),只要毛刺不出現(xiàn)在時鐘跳變沿,毛刺信號就不會對系統(tǒng)造成危害。FPGA中消除毛刺的常用方法是:1.觸發(fā)器輸出通過添加觸發(fā)器,使輸出信號在clk跳變沿進行讀取,并輸出,能有效地降低毛刺的發(fā)生幾率。但這樣的話,延時也就增大。但是,毛刺的產(chǎn)生是不定時的,如果毛刺在時鐘跳變時期產(chǎn)生,則使用觸發(fā)器的方法無法解決問題。2.信號延時法信號延時法,顧名思義,延時信號處理時期,等待信號穩(wěn)定時再對數(shù)據(jù)進行處理。它的具體做法有很多:信號延時

    7、檢測信號延時方法很多,如使用門級電路延時,fpga的專用延時單元lcell,毛刺的產(chǎn)生隨機性,單憑延時是無法解決問題的。時鐘延時像使用觸發(fā)器的原理類似,通過增加時鐘計數(shù)器,對時鐘進行分頻,加大時鐘間隔,來保證對信號進行處理的時候信號已經(jīng)穩(wěn)定;或者為防止在信號檢測時鐘跳變時,信號發(fā)生變化,延時對信號檢測時間,比如加入標志位寄存器,信號跳變后的下一個檢測時鐘對其檢測。這針對檢測時期瞬變信號導(dǎo)致檢測錯誤的方法。狀態(tài)機檢測使用狀態(tài)機對信號進行多次檢測,首先第一次檢測信號,進入下一狀態(tài),再次檢測信號并與前面進行比較,如果不同則重新開始檢測知道檢測一定次數(shù)后確定

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